主页 > 军事新闻 > GAA 的继任者!英特尔公布下代 CFET 晶体管
GAA 的继任者!英特尔公布下代 CFET 晶体管

  三星在 7 月底宣布量产使用 GAA ( Gate-All-Aronud,全环绕栅极 ) 的 3nm 工艺,成为业界首个引入该技术的芯片制造商。竞争对手台积电下半年量产的首代 3nm 工艺还将使用 FinFET ( 鳍式场效应管 ) 技术,英特尔则计划在 20A ( 2nm ) 工艺上转向 GAA 晶体管。

  src=Marko 首先简要回顾导致当前 FinFET 器件和即将推出的 GAA 拓扑的最新工艺技术发展。与 FinFET 的 三栅极 表面相比,GAA 拓扑改进器件漏电流控制。此外,GAA 技术还能为光刻和制造在堆叠中的纳米片的宽度提供灵活性,也为设计人员在特定 PPA 目标优化电路识提供更大的灵活性。

  Marko 分享下一个工艺路线D 堆叠纳米带,利用在横向 pFET 和 nFET 器件制造中获得的工艺开发经验。与横向纳米片布局相比,垂直器件堆叠能够给逻辑单元和 SRAM 带来显著的微缩。

  英特尔正在评估两中不同的 CFET ( complementary FET,3D 堆叠器件 ) 制造方法,分别是顺序 ( sequential ) 和单片 ( monolithic,或自对准 ) 。顺序处理流程是制造底部器件、然后粘合 ( 变薄的 ) 衬底以制造顶部器件 ; 氧化物介电层沉积并抛光在起始衬底上,用于键合工艺,并用作器件之间的电隔离。

  src=顺序 3D 堆叠可提供利用不同衬底材料 ( 以及可能不同的器件拓扑 ) 的机会。上图中 ( 顶部 ) pFET 使用 Ge 衬底中的纳米片器件制造, ( 底部 ) nFET 使用 FinFET 结构。Ge 纳米片中的 pFET 将使用 Ge/SiGe 层的起始堆叠制造,SiGe 再次用作源极 / 漏极生长和纳米片释放的牺牲支撑。与 Si 相比,该技术选项将利用 Ge 中更高的空穴迁移率。但分隔两个器件层的键合电介质厚度是关键的工艺优化参数,薄层可降低寄生互连电阻和电容,但需要无缺陷。

  自对准单片 3D 堆叠的单片垂直器件结构独有的两个关键工艺步骤,不同 nFET 和 pFET S/D 外延生长和栅极功函数金属沉积。两种器件类型的 S/D 外延生长过程,顶部器件纳米带在底部器件 S/D 外延生长之前接收阻挡层,然后去除该阻挡层,露出顶部纳米带的末端,并生长顶部器件 S/D 外延。

  src=尽管 CFET 器件技术有望在即将到来的纳米带工艺节点上继续改进 PPA,但关键考虑因素将是 CFET 器件拓扑的最终成本。Marko 介绍了以下成本估算比较,与 IC Knowledge LLC 合作的一部分,类别细分为光刻、沉积、蚀刻、CMP、计量和其他。

  需要注意的是,CFET 示例包括 BPR 分布,为信号路由开辟额外的单元轨道,导致顺序 CFET 成本差异的主要因素是晶圆键合和单独的顶部器件处理。

  总的来说,采用 CFET 制造的 PPAC 更有吸引力,虽然总 CFET 工艺成本更高,同时还有工艺开发挑战。但 CFET 器件工艺路线图似乎是纳米带器件很快实现生产状态的自然延伸。

  src=编辑点评:在 VLSI 技术和电路研讨会上,英特尔展示他们研发结果和来自其他研究人员的实验数据,证明 PPAC 具有明显优势。CFET 器件的优势和纳米带制造 ( 以及建模和 EDA 基础设施 ) 专业知识的利用可能会缩短纳米带的寿命。

  在最终的应用方面,英特尔最快也要等到 2024 年才会将相关产品进入量产阶段,但首代使用 GAA 技术的 20A ( 2nm ) 工艺节点能否准时量产也是关键问题,毕竟英特尔在 10nm ( Intel7 ) 节点上停留太长时间,20A 推迟也不是不可能。竞争对手方面,考虑到台积电计划在下半年量产首代 3nm ( N3 ) 工艺,预计 2024 年风险试产的 2nm ( N2 ) 会引入 GAA 技术,随后也将全面转向 GAA。三星则在上月推出首代采用 GAA 技术的 3nm 工艺,虽然规格参数提升并不明显,但 GAA 带来的一系列电气性能,同样值得期待的。

  最后,随着各种原材料价格的上涨,台积电方面已经提高晶圆的代工价格,英特尔和三星也基本确认产品、代工晶圆涨价,未来的芯片产品只会越来越贵,反正且买且珍惜吧。